d觸發(fā)器有集成觸發(fā)器和門電路組成的觸發(fā)器。觸發(fā)方式有電平觸發(fā)和邊沿觸發(fā)兩種，前者在cp(時鐘脈沖)=1時即可觸發(fā)，后者多在cp的前沿（正跳變0→1）觸發(fā)。
d觸發(fā)器的次態(tài)取決于觸發(fā)前d端的狀態(tài)，即次態(tài)=d。因此，它具有置0、置1兩種功能。
對于邊沿d觸發(fā)器，由于在cp=1期間電路具有維持阻塞作用，所以在cp=1期間，d端的數(shù)據(jù)狀態(tài)變化，不會影響觸發(fā)器的輸出狀態(tài)。
結(jié)構(gòu)：d觸發(fā)器（data flip-flop或delay flip-flop）由4個與非門組成，其中g(shù)1和g2構(gòu)成基本rs觸發(fā)器。電平觸發(fā)的主從觸發(fā)器工作時，必須在正跳沿前加入輸入信號。如果在cp高電平期間輸入端出現(xiàn)干擾信號，那么就有可能使觸發(fā)器的狀態(tài)出錯。而邊沿觸發(fā)器允許在cp觸發(fā)沿來到前一瞬間加入輸入信號。這樣，輸入端受干擾的時間大大縮短，受干擾的可能性就降低了。邊沿d觸發(fā)器也稱為維持-阻塞邊沿d觸發(fā)器。邊沿d觸發(fā)器可由兩個d觸發(fā)器串聯(lián)而成，但第一個d觸發(fā)器的cp需要用非門反向。
74ls74d觸發(fā)器
一、74ls74真值表及原理圖
74ls74系列設(shè)備包含兩個獨(dú)立的d型正邊觸發(fā)觸發(fā)器。預(yù)設(shè)或清除輸入的低電平設(shè)置或重置輸出，而與其他輸入的電平無關(guān)。當(dāng)預(yù)置和清除不活躍(高)時，d輸入中滿足設(shè)置時間要求的數(shù)據(jù)被轉(zhuǎn)移到時鐘脈沖正向邊緣的輸出。時鐘觸發(fā)發(fā)生在一個電壓水平，并不是直接相關(guān)的上升時間的時鐘脈沖。根據(jù)保持時間間隔，d輸入處的數(shù)據(jù)可以在不影響輸出處的電平的情況下進(jìn)行更改。
真值表
二、74ls74系列引腳圖及引腳說明
引腳圖
在ttl電路中，比較典型的d觸發(fā)電路有74ls74。74ls74是邊緣觸發(fā)數(shù)字電路設(shè)備，每個設(shè)備包括兩個相同、獨(dú)立的邊緣觸發(fā)d觸發(fā)電路模塊。d觸發(fā)器的次級狀態(tài)取決于觸發(fā)前d端的狀態(tài)，即次級狀態(tài)=d。因此，它具有置0、置1兩種功能。
注意事項(xiàng)：74ls74系列設(shè)備包含兩個獨(dú)立的d型正邊觸發(fā)觸發(fā)器。預(yù)設(shè)或清除輸入的低電平設(shè)置或重置輸出，而與其他輸入的電平無關(guān)。當(dāng)預(yù)置和清除不活躍(高)時，d輸入中滿足設(shè)置時間要求的數(shù)據(jù)被轉(zhuǎn)移到時鐘脈沖正向邊緣的輸出。時鐘觸發(fā)發(fā)生在一個電壓水平，并不是直接相關(guān)的上升時間的時鐘脈沖。根據(jù)保持時間間隔，d輸入處的數(shù)據(jù)可以在不影響輸出處的電平的情況下進(jìn)行更改。