一、競(jìng)爭(zhēng)—冒險(xiǎn)現(xiàn)象及其成因
前面分析組合邏輯電路，沒有考慮門電路的延遲時(shí)間對(duì)電路產(chǎn)生的影響，實(shí)際電路中，從信號(hào)輸入到穩(wěn)定輸出需要一定的時(shí)間，從輸入到輸出的過程中，不同通路上門個(gè)數(shù)不同，或者門電路平均延遲時(shí)間有差異，都會(huì)使信號(hào)從輸入經(jīng)不同通路傳送到輸出級(jí)的時(shí)間不同，這樣，可能會(huì)使邏輯電路產(chǎn)生錯(cuò)誤輸出，這種現(xiàn)象就叫競(jìng)爭(zhēng)—冒險(xiǎn)現(xiàn)象。
競(jìng)爭(zhēng)：輸出門的輸入端信號(hào)到達(dá)時(shí)刻不同的現(xiàn)象。
或門電路輸入信號(hào)同時(shí)向相反的邏輯電平跳變的現(xiàn)象。
冒險(xiǎn)：由于競(jìng)爭(zhēng)而產(chǎn)生輸出干擾脈沖的現(xiàn)象。
干擾脈沖為窄脈沖（幾十納秒內(nèi)），也稱尖峰脈沖。
二、檢查競(jìng)爭(zhēng)—冒險(xiǎn)現(xiàn)象的方法
分析信號(hào)變化時(shí)，是否可能出現(xiàn) 或 的形式，如果有，則電路可能出現(xiàn)險(xiǎn)象。
三、消除競(jìng)爭(zhēng)—冒險(xiǎn)現(xiàn)象的方法
1、接入濾波電容：在輸出端并接濾波電容cf（幾十到幾百皮法）p176圖3.4.5
缺點(diǎn)：增加波形上升與下降時(shí)間
2、引入選通脈沖p176圖3.4.5
3、修改邏輯設(shè)計(jì)