寄存器是一種存儲二進(jìn)制數(shù)碼的時序電路組件，它具有接收和寄存二進(jìn)制數(shù)碼的邏輯功能。一個觸發(fā)器可以存儲1位二進(jìn)制數(shù)，那么用n個觸發(fā)器就可以存儲n位二進(jìn)制數(shù)碼。
圖1（a）所示是由d觸發(fā)器組成的4位集成寄存器74ls175的邏輯電路，其圖形符號如圖1（b）所示。
由圖1（a）可知，寄存器74ls175由4個下降沿觸發(fā)的邊沿d觸發(fā)器組成，4個d觸發(fā)器受到同一個時鐘脈沖cp的控制，時鐘脈沖cp的控制，時鐘脈沖cp經(jīng)過一個非門到達(dá)各觸發(fā)器的時鐘脈沖控制端，因此4個d觸發(fā)器都在時鐘脈沖cp的上升沿觸發(fā)。d0～d3為數(shù)據(jù)輸入端，q0～q3為數(shù)據(jù)輸出端，為清零控制端。
圖1(a) 邏輯圖
圖1(b) 圖形符號
將需要存儲的4位二進(jìn)制數(shù)碼送到數(shù)據(jù)輸入端d0～d3，當(dāng)cp端送入一個時鐘脈沖，在cp脈沖的上升沿作用后，數(shù)據(jù)輸入端的4位二進(jìn)制數(shù)碼將同時出現(xiàn)在4個觸發(fā)器的輸出端q0～q3。這種數(shù)據(jù)同時輸入到寄存器的數(shù)據(jù)輸入端，并且觸發(fā)器中的數(shù)據(jù)同時出現(xiàn)在數(shù)據(jù)輸出端的形式，叫做并行輸入并行輸出方式。當(dāng)在清零端輸入一個低電平則將各觸發(fā)器的輸出端都清零。表1所示為74ls175的邏輯功能。
表1 74ls175的功能表
清零
時鐘
輸入
輸出
工作模式
rd
cp
d4
d1
d2
d3
q4
q1
q2
q3
0
×
×
×
×
×
0
0
0
0
異步清零
1
↑
d0
d1
d1
d3
d0
d1
d1
d3
數(shù)碼寄存
1
1
×
×
×
×
保持
數(shù)據(jù)保持
1
0
×
×
×
×
保持
數(shù)據(jù)保持