當頻率設置數據為k，參考頻率為fr，相位累加器位數為n時，dds輸出的信號頻率為fout=（frk）/2n.雖然理論上dds的輸出頻率可從直流一直到fr/2，但考慮到濾波器的邊緣陡度及輸出信號的頻譜純度，實際的輸出頻率一般從直流到0.4fr<1>。
相位舍位條件下dds輸出頻譜分析在dds設計中，由于受到體積和成本的限制，同時也為了節(jié)省rom的容量，人們希望在不引入過多雜散的前提下，盡可能地截去相位累加器的低有效位。對于位數為n的相位累加器，rom的容量遠小于2n，因x此尋址rom時，累加器輸出的低b位被舍去，而只用其輸出的高n-b位去尋址rom，這樣就產生了dds中的相位誤差<1>。
假定數模轉換器具有理想性能，并且不考慮幅度量化誤差。設相位累加器的位數n=12，當頻率控制字k、255（000011111111，二進制形式），累加器舍去的位數b=4（舍去zui后的4位1111）時，其計算機仿真輸出頻譜如所示。
當累加器舍去的位數增加到b=5（舍去zui后的5位11111）時，其計算機仿真輸出頻譜如所示。dds輸出頻譜（n=12，b=4，k=255）（n=12，b=4，k=255）dds輸出頻譜（n=12，b=4，k=255）（n=12，b=4，k=255）無相位截斷誤差時dds輸出頻譜（n=12，b=4，k=256）（n=12，b=4，k=256）由和可以看出，隨著相位累加器舍位位數的增加，dds輸出的頻譜雜散電平隨之增大。
相位截斷誤差是dds雜散的三個主要來源之一，但當被截去的低b位全為0時，不會造成相位截斷，因而在此頻率控制字k值下不會產生誤差。給出了n=12，b=4，k=256（000100000000）時，無相位截斷誤差時dds的輸出頻譜。與相比，二者的頻率控制字k雖然相差只有1，但彼此間的雜散卻有質的區(qū)別。