二進(jìn)制并行加法器是一種能并行產(chǎn)生兩個(gè)n位二進(jìn)制數(shù)算術(shù)和的邏輯部件。常用中規(guī)模器件有4位二進(jìn)制并行加法器，其基本功能是實(shí)現(xiàn)4位二進(jìn)制加法運(yùn)算，并能作為基本模塊構(gòu)成4n位加法器，實(shí)現(xiàn)4n位二進(jìn)制數(shù)相加。
1．結(jié)構(gòu)
按其進(jìn)位方式的不同，可分為串行進(jìn)位二進(jìn)制并行加法器和超前進(jìn)位二進(jìn)制并行加法器兩種結(jié)構(gòu)類型。
(1) 串行進(jìn)位二進(jìn)制并行加法器
串行進(jìn)位二進(jìn)制并行加法器是由全加器級(jí)聯(lián)構(gòu)成的，高位的和依賴于來自低位的進(jìn)位輸入。4位串行進(jìn)位二進(jìn)制并行加法器的結(jié)構(gòu)框圖如圖1所示。
圖1
串行進(jìn)位二進(jìn)制并行加法器的特點(diǎn)：各位全加器的進(jìn)位輸入是從低位向高位逐級(jí)串行傳遞的，各進(jìn)位形成一條進(jìn)位鏈。最高位必須等到各低位全部相加完成并送來進(jìn)位信號(hào)之后才能產(chǎn)生正確運(yùn)算結(jié)果。顯然，這種加法器運(yùn)算速度較慢，而且位數(shù)越多，速度就越低。
(2) 超前進(jìn)位二進(jìn)制并行加法器
超前進(jìn)位二進(jìn)制并行加法器各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定，而無須依賴低位進(jìn)位。超前進(jìn)位二進(jìn)制并行加法器又稱為先行進(jìn)位二進(jìn)制并行加法器或者并行進(jìn)位二進(jìn)制并行加法器。
2．典型芯片
并行加法器典型芯片有4位超前進(jìn)位二進(jìn)制并行加法器74283，該器件為16條引線的芯片，其引腳排列圖和邏輯符號(hào)分別如圖2(a)、（b）所示。
圖2
圖中，a4、a3、a2、a1和b4、b3、b2、b1為兩組4位二進(jìn)制加數(shù)；f4、f3、f2、f1為相加產(chǎn)生的4位和；c0為最低位的進(jìn)位輸入；fc4為最高位的進(jìn)位輸出。
3．應(yīng)用舉例
例如 用兩個(gè)4位并行加法器和適當(dāng)?shù)倪壿嬮T實(shí)現(xiàn)（x+y）×z，其中，x＝x2x1x0、y=y2y1y0、z=z1z0均為二進(jìn)制數(shù)。
解 由于兩個(gè)3位二進(jìn)制數(shù)相加的和最大為（14）10，可用4位二進(jìn)制數(shù)表示，假定用s3s2s1s0表示；又由于4位二進(jìn)制數(shù)與2位二進(jìn)制數(shù)相乘的結(jié)果可用6位二進(jìn)制數(shù)表示，所以該運(yùn)算電路共有8個(gè)輸入、6個(gè)輸出。設(shè)運(yùn)算結(jié)果w=w5w4w3w2w1w0，其運(yùn)算過程如下：
根據(jù)以上分析可知，該電路可由兩個(gè)4位并行加法器和8個(gè)兩輸入與門組成。用一個(gè)4位并行加法器實(shí)現(xiàn)x+y，8個(gè)兩輸入與門產(chǎn)生sizj（i=0～3，j=0，1），另一個(gè)4位并行加法器實(shí)現(xiàn)部分積相加。其邏輯電路如圖3所示。
圖3