一、一位加法器
1. 半加器
僅由兩數(shù)據(jù)相應(yīng)位相加，不計(jì)進(jìn)位的加法。若相應(yīng)位為，相加后產(chǎn)生半加和和向高位進(jìn)位。
真值表為：
1)異或門、與門實(shí)現(xiàn)
輸出函數(shù)式為：。
2)全部“與非”門和全部“或非”門實(shí)現(xiàn)，必須把表達(dá)式變換成“與非－與非”式。
實(shí)際上si中的項(xiàng)是提取公共項(xiàng)得到的，這可用卡諾圖來(lái)說(shuō)明：
在二次結(jié)合時(shí)把格當(dāng)作“1”了，然而總式中扣除該項(xiàng)即可。
3)全部用“或非”門實(shí)現(xiàn)，必須把表達(dá)式變換成“或非-或非”表達(dá)式。卡諾圖中包圍“0”格得“或與”表達(dá)式后，由二次求反得到：
，
全部“或非”門實(shí)現(xiàn)的邏輯電路：
半加器的電路符號(hào)：
2. 全加器
能實(shí)現(xiàn)二個(gè)加數(shù)的對(duì)應(yīng)位和相鄰低位的進(jìn)位一起相加的加法電路。令，為二數(shù)的相應(yīng)位和低位進(jìn)位，為全加后的和以及向高位的進(jìn)位，則有真值表：
1)電路用“與非”門實(shí)現(xiàn)(略)。
2)用二個(gè)半加器實(shí)現(xiàn)。
，
二個(gè)半加器和“或”門實(shí)現(xiàn)：
3)“與或”非門實(shí)現(xiàn)：將式子變換成“與—或—非”型式。方法：求時(shí)，把作為輸入變量；求時(shí)，把作為輸入變量得出表達(dá)式。
，
二、多位二進(jìn)制加法器
多位二進(jìn)制加法電路種類很多，如四位并行輸入串行進(jìn)位加法電路，如圖所示：
這種加法運(yùn)算的速度是比較低的，在最不利的情況下，每做一次加法運(yùn)算，需要經(jīng)過(guò)4個(gè)全加器的傳輸延遲時(shí)間，才能得到穩(wěn)定可靠的運(yùn)算結(jié)果。
三、中規(guī)模集成超前進(jìn)位加法器
為提高運(yùn)算速度，必須設(shè)法減小或消除由于進(jìn)位信號(hào)逐級(jí)傳遞所消耗的時(shí)間。那么高的進(jìn)位輸入信號(hào)能否在相加運(yùn)算開始時(shí)就知道呢？因?yàn)榈趇位的進(jìn)位輸入信號(hào)是兩個(gè)加數(shù)中第i-1位以下各位數(shù)據(jù)的函數(shù)，即有：
，因此，各超前進(jìn)位輸出信號(hào)的產(chǎn)生，可按圖示方案實(shí)現(xiàn)：由一位全加器可知：
，
其進(jìn)位信號(hào)為：。
由此可得c-1,c0,c1,c2,c3 5個(gè)進(jìn)位信號(hào)的邏輯函數(shù)。
四個(gè)全加和為：，
，
74ls283芯片就是按此方法設(shè)計(jì)的一個(gè)四位超前進(jìn)位加法器電路：