- 設(shè)計(jì)構(gòu)思：設(shè)計(jì)所有基本類型的觸發(fā)器(d、t、j-k、r-s)在同一塊pal器件上；
- 先通過(guò)簡(jiǎn)略地回顧d型觸發(fā)器的主要性能，來(lái)構(gòu)思這一設(shè)計(jì)．然后再給出t、j-k和r-s觸發(fā)器的設(shè)計(jì)思。我們將只使用d型觸發(fā) 器，其它邏輯功能的觸發(fā)器用d型觸發(fā)器來(lái)構(gòu)造。同時(shí)決定采用哪類pal器件；
- 建立觸發(fā)器的布爾方程；
- 完成設(shè)計(jì)文件；
- 仿真基本觸發(fā)器；
- 器件編程。
基本觸發(fā)器的邏輯圖
組合型方程： dt = d 寄存器型方程： dt ： =d
建立觸發(fā)器的布爾方程
d型觸發(fā)器的數(shù)據(jù)輸入只有在時(shí)鐘脈沖信號(hào)到來(lái)后才出現(xiàn)在輸出端。它的基本傳遞函數(shù)可以表示成： dt：= d
輸出信號(hào) dt （d trace)
輸出補(bǔ)償信號(hào) dc （dc：= /d） 式中使用“：=”而不是‘‘=”，表示這一方程輸出是被寄存的；
觸發(fā)器需增加“同步預(yù)置”和“清零”功能。這由2條引腳pr和clr來(lái)完成。為了增加這些功能：
對(duì)觸發(fā)器輸出原信號(hào)dt，每一個(gè)乘積項(xiàng)加上“/clr”因子，同時(shí)增加一個(gè)僅由pr組成的新乘積項(xiàng)；
對(duì)輸出的補(bǔ)償信號(hào)dc，每一個(gè)乘積項(xiàng)加上“/pr”因子，并增加一個(gè)僅由clr組成的新乘積項(xiàng)；
因此，帶有清零和預(yù)置功能的d型觸發(fā)器的布爾方程為：
dt：=d * /clr+pr
dc：=/d * /pr + clr 真值表
這樣，當(dāng)觸發(fā)器清零時(shí)，對(duì)于高電平有效的觸發(fā)器沒(méi)有乘積項(xiàng)為真，因而輸出dt為“低”電平；對(duì)于低電平有效的觸發(fā)器，其最后一個(gè)乘積項(xiàng)為真，因而其輸出dc為“高”電平。同樣分析，對(duì)于觸發(fā)器的預(yù)置功能會(huì)出現(xiàn)相反的情況。
設(shè)計(jì)中還有一個(gè)漏洞，即如果預(yù)置和清零操作同時(shí)發(fā)生會(huì)怎樣? 根據(jù)現(xiàn)在的布爾方程，兩個(gè)輸出dt和dc均為“高”電平。這是無(wú)意義的，因?yàn)閮蓚€(gè)輸出信號(hào)應(yīng)當(dāng)是互補(bǔ)的。為了糾正這一錯(cuò)誤，可以規(guī)定清零操作優(yōu)先于預(yù)置操作。為此，只需在原輸出dt的每一乘積項(xiàng)加上因子/clr。由此可得清零操作優(yōu)先的d型觸發(fā)器布爾方程：·
dt：= d * /clr + pr * /clr
dc：= /d * /pr + clr
同樣，可以推導(dǎo)出t觸發(fā)器的布爾方程： （真值表）
tt：= t * /tt * clr + /t * tt * /clr+ pr * /clr
tc：= t * /tc * /pr +/t * tc * /pr + clr
在這些方程中，有的信號(hào)本身出現(xiàn)在右邊的函數(shù)表達(dá)式中，這是由于觸發(fā)器的輸出反饋信號(hào)用于確定觸發(fā)器的下一個(gè)狀態(tài)。
例如tt方程中的反饋等效圖為：
同樣對(duì)其它觸發(fā)器可推導(dǎo)出：
jk觸發(fā)器（真值表）
jkt：= j*/jkt*/clr+/k*jkt*/clr+pr*/clr
jkc：= /j*/jkc*/pr+k*jkc*/pr+clr
rs觸發(fā)器（真值表）
srt：= s * /clr + /r * srt * /clr + pr * /clr
stc：= r * /pr + /s * src * /pr + clr
pal器件的選擇
我們選擇了pal16r8（需要9輸入，8輸出）
16個(gè)輸入，8個(gè)輸出
它是輸出低電平有效
具有時(shí)鐘引腳clk和輸出選通引腳oe
輸出引腳按下圖（6-3-1）那樣定義，輸出引腳都用斜杠“/”定義，表示它們是“反向的”或“負(fù)”的引腳；
根據(jù)管腳定義和pal16r8的邏輯圖建立基本觸發(fā)器設(shè)計(jì)的說(shuō)明文件
建立設(shè)計(jì)文件
pal16r8 邏輯圖
完成設(shè)計(jì)文件
基本觸發(fā)器設(shè)計(jì)的說(shuō)明部分（ 1 ）
觸發(fā)器布爾方程部分 （ 2 ）
仿真基本觸發(fā)器
在修正了設(shè)計(jì)中的錯(cuò)誤，并處理了設(shè)計(jì)文件后，就應(yīng)編寫仿真部分。除了一條用于簡(jiǎn)化時(shí)鐘信號(hào)操作的新指令外，我們具有所需的一切仿真指令?？梢詫etf指令和時(shí)鐘引腳一起使用，但那樣的話，時(shí)鐘信號(hào)的每一改變都需要兩條指令：一條將時(shí)鐘信號(hào)置成“高”，另一條使之變回“低”。
另一種辦法是使用clockf指令。這樣，使用一條指令就能將脈沖加至?xí)r鐘引腳。當(dāng)然，寄存器型輸出的狀態(tài)將在時(shí)鐘信號(hào)的上升沿到來(lái)之后才會(huì)改變。由于時(shí)鐘引腳巳命名為clk，可用指令：clokf clk 來(lái)同步器件。
因此，可用下列指令來(lái)仿真d型觸發(fā)器的原信號(hào)：
setf d ；置d輸入為高
clockf clk ；時(shí)鐘信號(hào)同步器件操作
check dt ；驗(yàn)證輸出dt是否為高
setf /d ；置d輸入為低
clockf clk ；時(shí)鐘信號(hào)同步器件操作
check /dt ；驗(yàn)證輸出dt是否為低
同樣，對(duì)其它觸發(fā)器，可進(jìn)行類似的仿真處理
在寄存器型設(shè)計(jì)進(jìn)行仿真以前，必須初始化兩項(xiàng)：
時(shí)鐘clk：由于“clockf”語(yǔ)句在時(shí)鐘引腳上施加一個(gè)“高-低”脈沖，因而首先必須確定開(kāi)始時(shí)時(shí)鐘是否被置成“低”電平。
輸入選通引腳oe：必須選通輸出端，這通過(guò)將oe引腳置成“低”電平來(lái)實(shí)現(xiàn)。
setf /clk /oe ；初始化clk 和oe
初始化觸發(fā)器，以驗(yàn)證clr操作是否正確地工作。初始化工作由語(yǔ)句完成：
setf clr /pr ；置清零引腳clr
clockf clk ；觸發(fā)器清零
check /dt dc /tt tc /jkt jkc /srt src ；驗(yàn)證觸發(fā)器輸出
setf ／clr ；撤除清零信號(hào)
setf pr 、setf /pr ；設(shè)置、驗(yàn)證和去除預(yù)置
setf pr clr、setf /pr /clr ；設(shè)置、驗(yàn)證和去除清零優(yōu)先
此后，就能夠仿真整個(gè)電路了。設(shè)計(jì)的仿真部分示于下表，該文件的仿真操作與基本邏輯門設(shè)計(jì)中的仿真操作相同．仿真結(jié)果可以通過(guò)檢查歷史文件或跟蹤文件獲得，也可通過(guò)觀察產(chǎn)生的波形得到。
基本觸發(fā)器模擬仿真部分（ 1 ）
基本觸發(fā)器模擬仿真部分（ 2 ）
基本觸發(fā)器完整的設(shè)計(jì)文件 （ 1 ）
基本觸發(fā)器完整的設(shè)計(jì)文件 （ 2 ）
基本觸發(fā)器完整的設(shè)計(jì)文件 （ 3 ）
器件編程
在對(duì)基本觸發(fā)器的設(shè)計(jì)進(jìn)行了仿真，并確定設(shè)計(jì)能正確工作后，就可對(duì)器件進(jìn)行編程，對(duì)器件編程的大致步驟與示例1-基本邏輯門設(shè)計(jì) 相同。